Этот сайт лучше всего просматривать в современном браузере с включённым JavaScript.

Микроконтроллер 5400ТР194

AlexeyGorlov

Здравствуйте! Подскажите пожалуйста по срокам разработки данного микроконтроллера, будут ли получены опытные образцы в этом году и примерно когда можно ждать включение микроконтроллера в перечень ЭКБ? Так же интересует примерный срок выхода отладочного комплекта.

Тех.поддержка

AlexeyGorlov
Добрый день!
Микросхема 5400ТР194 в производстве. Ожидаем получить пластину в декабре этого года.
Сборка и аттестация запланирована на 1 квартал 2024г.
Опытные образы и отладочный комплект (по предварительной информации) будет доступен в 1-2 квартале 2024г.

AlexeyGorlov

Подскажите пожалуйста, Ваше предприятие подавало заявку на включение микросхемы в перечень ЭКБ минпромторга? Если не подавали, то можете ли ориентировочные сроки назвать когда планируется подача заявки?

Тех.поддержка

AlexeyGorlov
Плановый срок получения опытных образцов микросхемы 5400ТР194 – 1 квартал 2024 г.
После аттестации и проведения всех испытаний плановый срок подачи заявки на включение в Перечень ЭКБ – 4 квартал 2024 г.

Zuse

Здравствуйте.
В доступной версии спецификации 5400ТР194 сказано, что при автоматической загрузке конфигурации ПЛИС в конфигурационное ОЗУ ПЛИС из ПЗУ копируется 97344 байт, но не понятно, сколько это занимает времени.
Подскажите, пожалуйста, как рассчитать длительность автоматической загрузки конфигурации ПЛИС при использовании ОППЗУ?

Тех.поддержка

Zuse
Добрый день!
Провели исследование.
Время загрузки зависит от частоты шины АНВ: загрузка из ПЗУ в ОЗУ ПЛИС всегда занимает фиксированное количество — 340 706 тактов АНВ шины.
Кроме того, в регистре конфигурации ПЛИС (CFG [0×50197FFC]) имеется бит CD, который устанавливается аппаратно по окончании автоматической загрузки прошивки.

Zuse

В руководстве пользователя ядра RISC-V Ibex
https://ibex-core.readthedocs.io/en/latest/02_user/configuration.html
сказано, что ядро можно сконфигурировать по разному. Например, есть упрощенная конфигурация с двухступенчатым конвейером и 3-цикловым умножителем, а есть более производительная конфигурация с трёхступенчатым конвейером и одноцикловым умножением.
Вопрос: какая конфигурация реализована в 5400ТР194 и за сколько циклов в ней выполняются инструкции?

Тех.поддержка

Zuse
Добрый день. Проверили конфигурацию ядра RISC-V Ibex.

Стадии ядра, отмеченные красным цветом на изображении выше, являются опциональными и не используются в ИМС 5400ТР194. То есть в конвейере ядра есть только две стадии: выборка инструкции и исполнение инструкции.

Для блока умножения установлен параметр ibex_pkg::RV32MFast, то есть в соответствии с документацией на ядро операция MUL выполняется за 3 такта процессорного времени, операция MULH выполняется за 4.
Для блока работы с битовыми инструкциями установлен параметр ibex_pkg::RV32BNone, то есть данные инструкции в ядре отключены.
Область расширенных регистров отключена (RV32E = 0), то есть ядро содержит 16 32-битных регистров. Для них используется модель FlipFlop регистров (установлен параметр “ibex_pkg::RegFileFF).

Zuse

Тех.поддержка Область расширенных регистров отключена (RV32E = 0), то есть ядро содержит 16 32-битных регистров

Если ядро содержит 16 регистров, то почему в инструкции 5400tp194-emulator.pdf в настройках проекта выбрана архитектура RV32I с 32 регистрами?

Тех.поддержка

Zuse
Добрый день. Перепроверили RTL описание ядра RISC-V Ibex. Флаг RV32E находится в 0. Действительно, исходя из документации на ядро, данный флаг в 0 означает режим 32 регистров по 32 бита (rx0-rx31). Флаг в 1 означает режим 16 регистров по 32 бита (rx0-rx15).