Romanov_AA
Среда разработки – XCAD
Язык – Verilog, VHDL. В дальнейшем планируется реализация символьного ввода (построение схем из простейших логических элементов: инвертор, 2И-НЕ, 2ИЛИ-НЕ и др.)
Синтезатор – Yosys: ПО с открытым исходным кодом.
Симуляция осуществляется с помощью Icarus Verilog.
К моменту получения опытных образцов разработаем отладочный комплект (в том числе программатор) для работы с микросхемой. Совместимость с другими программаторами проверим позже.
Частота тактирования будет определена после тестирования опытных образцов, сейчас необходимо ориентироваться на 15 МГц (при питании периферийных блоков 5,0 В) и 8 МГц (при питании периферийных блоков 1,8 В).
Блок PLL в микросхеме не реализован.
